基于CMOS工艺的CPPLL研究

【摘要】频率合成器作为通信系统中非常关键的模块之一，在当今无线通信系统中发挥着举足轻重的作用。锁相环是用来构造频率合成器最为主流的结构之一，近几十年无论是在学术界还是在工业界都得到了广泛的研究与应用。本文基于前辈研究的基础上，学习与分析了锁相环工作原理、其各子模块原理及特点。进而研究了锁相环设计方法和流程，并结合具体项目开展了锁相环系统设计和电路设计。首先，锁相环作为一个小系统，它具有系统的特点。所以，本文对整个锁相环进行了系统级的研究，并总结了一套相应研究及设计方法。并基于ADS仿真、设计平台，对整个锁相环进行了系统级仿真。系统分析、仿真的首要目的是给整个锁相环设计过程提供设计“纲领”，以便知道设计者通过协调各子模块之间的运行来实现整个锁相环系统合理正常工作。系统设计过程要确定环路带宽和相位裕度两个系统参数和各子模块相应设计参数如压控振荡器的增益、电荷泵电流、分频器的分频系数等。这对于后续各个模块的电路设计与优化非常重要。其次，锁相环所包含的各子模块都涉及一个甚至多个研究领域。所以，本文研究了锁相环各子模块电路的工作原理、设计方法以及优化措施，并基于相应项目要求给出具体电路设计流程和结果。基于Spectre-RF相关软件对具体电路进行了仿真、优化及验证，直至相关电路达到所需的指标要求。在各子模块设计参数的基础上，对整个锁相环系统反复进行系统仿真和电路仿真，直到系统满足目标要求。再次，本文中锁相环的设计属于芯片级电路设计，芯片的制作需要采用相应的半导体材料和集成电路制备工艺。所以学习、研究了相应芯片电路和版图设计方法及流程。同时学习和了解相应的半导体材料性质与集成电路制备工艺技术。在上述工作基础上，基于Virtuoso、Calibre和Assura软件对整个锁相环电路进行了版图设计、版图后端验证及后仿真优化等。最终，整个锁相环和各个子模块的电路性能如下：锁相环锁定时间为5~10s；VCO的输出频率范围18.53GHz~23.79GHz，相位噪声为-102dBc/Hz@1MHzoffset。最后，射频集成电路测试存在很多的挑战，本文简单探讨了高频集成电路的测试设备、测试方法以及相关非理想问题等。
【作者】冷思明；
【导师】张海鹏；
【作者基本信息】杭州电子科技大学，微电子学与固体电子学，2014，硕士
【关键词】锁相环；频率综合器；相位噪声；电荷泵；压控振荡器；分频器；

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