65纳米工艺下低功耗CAM的研究与设计

【摘要】内容可存取存储器(CAM,ContentAddressableMemory)由于其并行比较可以获得非常快的比较速度而被广泛应用于需要快速查找的应用中,比如微处理器中全相联TLB(TranslationLook-asideBuffer)、Cache中的Tag比较器、图像编码、Huffman编码与译码等,但是其并行比较带来的大功耗问题同样也是不可忽视的。因此,除了提高CAM的查找速度之外,设计具有更高稳定性以及更低功耗CAM已经成为热点。本文研究目的正是要设计一款更低功耗和更高稳定性的CAM,研究重点是基于低功耗CAM设计技术中的混合型CAM构架进行的优化设计。本文首先对低功耗CAM存储器的设计方法进行探讨,然后对CAM整体组织构架进行分析。并重点分析了几种CAM匹配线构架的优缺点,尤其是混合型匹配线构架,并对现有的几种混合型CAM构架的设计进行对比分析。最后,提出一种优化的混合型CAM构架,使得其中的匹配线电压摆幅降低了一个阈值电压的幅度,大大降低整个CAM的功耗。同时对于匹配线放电路径的调整,使得匹配线上的电平抖动大大降低,增加了CAM的工作稳定性,减小匹配错误率。另外,本文还针对这种优化结构进行了版图绘制及后仿,并给出后仿结果。基于SMIC65nm标准CMOS仿真工艺,VDD=1.2V,仿真结果表明：通过对于其中的匹配线电压摆幅的降低(约350mV),使得平均功耗降低了约23%左右,并使得匹配线的电平抖动改善了约660mV(从1.09V下降到0.43V)。
【作者】卢文娟；
【导师】陈军宁；蔺智挺；
【作者基本信息】安徽大学，电路与系统，2014，硕士
【关键词】CAM；匹配线构架；与非型；或非型；混合型；

【参考文献】
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