一种运用优化十管单元和新型双匹配线的高性能CAM设计

【摘要】在计算机技术发展过程中,微处理器的处理速度一直比主存储器的存取速度快得多,为了缓和微处理器和主存储器速度不匹配的矛盾,最有效的方法是划分存储层次使用高速缓冲存储器(Cache)。Cache一般由Data阵列和Tag阵列组成,Tag阵列由CAM(ContentAddressableMemory,内容寻址寄存器)实现。CAM通过并行搜索查找数据,主要应用于各种高速搜索应用中。因此,高性能的CAM的设计及优化具有非常重要的应用价值和意义。本文通过对传统CAM基本单元的详细总结及在稳定性、速度及面积三个方面的性能比较,发现传统十管单元具有最大的优势,比较逻辑中使用PMOS管代替NMOS管传输高电平可避免了阈值损失。基于以上工作,提出了本文匹配线结构所使用的十管优化CAM单元,并对存储单元的尺寸和CAM单元的稳定性进行了分析和仿真验证。本文匹配线结构的提出基于电荷共享和分级匹配线结构。传统匹配线仅采用一条匹配线ML,本文基于电荷共享采用两条匹配线,对匹配线CML充电之后通过电荷共享使匹配线SML充电,经过分析可得,采用这种匹配线结构比传统匹配线结构至少能够降低匹配线上50%的平均动态功耗,并且不需要对位线进行预充,进一步降低了整体功耗。最后采用分级匹配线技术进一步优化了速度性能。采用65nmCMOS工艺,电源电压为1.2V,每条匹配线上连接64个优化的十管CAM单元,在此情况下对本文所述匹配线结构进行仿真验证,结果表明本文匹配线结构相比传统NOR型匹配线结构可降低约60%的动态功耗,并且大幅度的减小了峰值电流,提高了稳定性。
【作者】丁夏夏；
【导师】吴秀龙；
【作者基本信息】安徽大学，集成电路设计，2014，硕士
【关键词】CAM；基本单元；匹配线；高速；低功耗；

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